| TSTE12 |
Konstruktion av digitala system, 6 hp
/Design of Digital Systems /
För:
D
ED
ELE
IT
Y
|
| |
Prel. schemalagd
tid: 44
Rek. självstudietid: 116
|
| |
Utbildningsområde: Teknik
Huvudområde: Elektroteknik, Datateknik Nivå (G1,G2,A): A
|
| |
Mål:
IUAE-matris
Kursen inkluderar metoder och verktyg för konstruktion och implementering av komplexa elektroniska system. Speciellt betonas konstruktionsprocessen.
- Konstruera exekverbara modeller i hårdvarubeskrivande språk från en specifikation
- Modellera digitala system med hårdvarubeskrivande språk på olika abstraktionsnivåer
- Utföra projektarbete enligt en projektmodell
- Använda syntes och modelleringsverktyg för att skapa prototyper och applikationer i FPGA och VLSI
- Kunna använda VHDL för modellering, validering och syntes av avancerade digitala system
- Känna till hur IP-block fungerar och används i FPGA och VLSI konstruktion
|
| |
Förkunskaper: (gäller studerande antagna till program som kursen ges inom, se 'För:' ovan)
En grundläggande kurs i digitalteknik. En grundläggande kurs i programmering.
OBS! Tillträdeskrav för icke programstudenter omfattar vanligen också tillträdeskrav för programmet och ev. tröskelkrav för progression inom programmet, eller motsvarande.
|
| |
Påbyggnadskurser
Systemkonstruktion, CDIO, DSP processor
|
| |
Organisation:
Förutom föreläsningar ingår en laborationsserie samt en projektuppgift.
|
| |
Kursinnehåll:
Kursen inkluderar metoder och verktyg för konstruktion och implementering av komplexa elektroniska system. Speciellt betonas konstruktionsprocessen. Översättning av specifikation av stora komplexa system till exekverbar form för att undvika tolkningsproblem av specifikationen och möjliggöra estimeringar av prestanda. Uppdelning av beskrivningen i mindre och mer detaljerade delar till en nivå där varje block kan direkt översättas i hårdvara.
VHDL som språk. VHDL för modellering och syntes (automatisk översättning till grindnät) av digitala system. Modellering med olika grad av detaljrikedom för validering (testbänkar) och prestandauppskattningar. Tidmodeller i VHDL. Begränsningar och möjligheter med syntes. Praktiskt arbete med syntesverktyg för att förstå de problem och begränsningar som finns.
Programmerbara kretsar såsom FPGA och CPLD används allt oftare både för att ersätta ASICs som för att verifiera en konstruktion innan en ASIC tillverkas.
Beskrivning av konstruktionsprocessen för logiksyntes, optimering för VLSI implementering. Snabb prototyptillverkning med FPGA. Hur IP-block integreras i designprocessen.
|
| |
Kurslitteratur:
K. L. Short, VHDL for Engineers, Prentice Hall 2009,
Svensson T., Krysander C., Projektmodellen LIPS, Studentlitteratur, 2011
|
| |
Examination: |
PRA1
LAB1
|
Projektarbete (U,G)
Laborationer och inlämningsuppgift (U,G)
|
4 hp
2 hp
|
| |
|
På kursen ges betygen Underkänd/Godkänd. |